DETTAGLIO INSEGNAMENTO RETI LOGICHE
Informazioni generali | |
Nome insegnamento | Reti logiche |
Anno | 2011/2012 |
Propedeuticità | Fondamenti di Informatica I |
Carico didattico | |
CFU | 9 |
Ore totali lezione | 45 |
Ore totali esercitazione | 45 |
Ore totali laboratorio | 0 |
Obiettivi | ||
Conoscenze: L’insegnamento ha l’obiettivo di fornire le conoscenze di base sulle reti logiche e sulla architettura dei calcolatori. Capacità: L’insegnamento ha l’obiettivo di sviluppare la capacità (professionali) di descrivere formalmente con tabelle e linguaggi HDL circuiti di varia complessità e di sintetizzarli seguendo tecniche consolidate. Comportamenti: L’insegnamento ha l’obiettivo di indicare agli studenti un comportamento progettuale articolato in fasi successive da quella più creativa della modellazione, a quella più formale della descrizione a quella finale e più tecnica della implementazione. |
Programma | ||
Reti combinatorie: Le porte AND, OR, NOT, NAND e NOR; il decodificatore/demultiplatore; il multiplatore. Le porte a tre strati e le loro applicazioni. Modalità di descrizione, trattazione algebrica e sintesi ottima delle reti combinatorie. I transitori e le alee.(L: 7, E: 7) Reti sequenziali asincrone: Modelli funzionali, modalità di descrizione e modelli implementativi. I flip-flop SR, D latch e D edge-triggered. Le memorie RAM.(L: 6, E: 6) Reti sequenziali sincronizzate: L’elemento di registro; i registri in traslazione e i contatori. Reti sequenziali sincronizzate di Moore, di Mealy e di Mealy Ritardato: modelli funzionali, modalità di descrizione, modelli implementativi. Il flip-flop J-K. Reti sequenziali complesse: descrizione in un linguaggio di trasferimento tra registri, sintesi in accordo al modello strutturale con parte operativa e parte controllo (con particolare riferimento ai modelli microprogrammati). (L: 10, E: 11) Struttura fisica di un calcolatore: Moduli di base e loro collegamento. Struttura interna del processore; della memoria e di alcune interfacce (parallele, seriali, di conteggio e per la conversione A/D e D/A). L’ingresso/uscita dati a controllo di programma. Il meccanismo di interruzione ed il controllore di interruzione. Tecniche di interruzione nell’ingresso/uscita dati. (La trattazione della maggior parte degli argomenti elencati in questo capoverso costituisce anche una esemplificazione sull’uso di reti combinatorie e sequenziali). (L: 15, E: 16) Algoritmi e reti di tipo aritmetico: Richiami sulla rappresentazione dei numeri naturali, interi e reali; gli algoritmi e le reti fondamentali per una aritmetica dei numeri naturali e dei numeri interi. (L: 7, E: 5) |
Materiale didattico | ||
P.Corsini, “Dalle porte AND OR NOT al Sistema Calcolatore: un Viaggio nel Mondo delle Reti Logiche utilizzando il Linguaggio Verilog”, Editrice Tecnico Scientifica ETS, Pisa. L.Rizzo, “L’Aritmetica dei Calcolatori”, SEU, Pisa. Dispense fornite dal docente. |
Modalità di Esame | ||
Prova scritta (3 ore), prova orale. |
Link utili | ||
Ultime modifiche: giovedì, 15 marzo 2012, 13:41